这项发表于今日(6月11日)2和WSe2薄膜,制备了各超过1000个n型和p型晶体管。通过精确调控阈值电压,首次实现了全功能二维CMOS逻辑电路。
关键技术突破
- 异质集成工艺:采用晶圆级堆叠技术实现MoS2(n型)与WSe2(p型)的垂直集成,界面电荷转移效率达98.7%
- 接触工程:使用锑-铂调制接触技术,将接触电阻降低至0.7 kΩ·μm,驱动电流提升至306 μA/μm
- 栅介质优化:采用原子层沉积Al2O3/HfO2叠层结构,等效氧化层厚度(EOT)降至1.2 nm
关键性能参数
| 指标 | 数值 | 硅基对标 |
|---|---|---|
| 驱动电流(n型) | 336 μA/μm@VDS=1V | Intel 7nm: 280 μA/μm |
| 亚阈值摆幅 | 68 mV/dec | 台积电5nm: 70 mV/dec |
| 开关比 | 108 | 三星3nm: 106 |
| 栅极延迟 | 0.8 ps | IBM 2nm: 0.75 ps |